Baru Asli XC18V04VQG44C Spot Stock FPGA Field Programmable Gate Array Logic IC Chip Sirkuit Terpadu
Atribut Produk
| JENIS | DESKRIPSI |
| Babagan | Sirkuit Terpadu (ICs) |
| Mfr | AMD Xilinx Kab |
| Seri | - |
| Paket | nampan |
| Status produk | lungse |
| Tipe Programmable | Ing Sistem Programmable |
| Ukuran memori | 4Mb |
| Tegangan - Pasokan | 3V ~ 3.6V |
| Suhu Operasi | 0°C ~ 70°C |
| Tipe Pemasangan | Gunung lumahing |
| Paket / Case | 44-TQFP |
| Paket Supplier Piranti | 44-VQFP (10×10) |
| Nomer Produk Dasar | XC18V04 |
Dokumen & Media
| JENIS SUMBER DAYA | LINK |
| Lembar data | Seri XC18V00 |
| Informasi Lingkungan | Xiliinx RoHS Sertifikasi |
| PCN Obsolescence/EOL | Multiple Piranti 01/Jun/2015 |
| Ganti Status Part PCN | Parts diaktifake maneh 25/Apr/2016 |
| Lembar Data HTML | Seri XC18V00 |
Klasifikasi Lingkungan & Ekspor
| ATRIBUTE | DESKRIPSI |
| Status RoHS | ROHS3 Compliant |
| Tingkat Sensitivitas Kelembapan (MSL) | 3 (168 Jam) |
| Status REACH | REACH Ora kena pengaruh |
| ECCN | 3A991B1B1 |
| HTSUS | 8542.32.0071 |
Sumber Daya Tambahan
| ATRIBUTE | DESKRIPSI |
| Paket Standar | 160 |
Memori Xilinx - Prom Konfigurasi kanggo FPGA
Xilinx ngenalake seri XC18V00 saka PROM konfigurasi sing bisa diprogram ing sistem (Gambar 1).Piranti ing kulawarga 3.3V iki kalebu 4-megabit, 2-megabit, 1-megabit, lan PROM 512-kilobit sing nyedhiyakake cara sing gampang, biaya-efektif kanggo reprogramming lan nyimpen bitstream konfigurasi Xilinx FPGA.
Nalika FPGA ing mode Master Serial, njedulake jam konfigurasi sing drive PROM.A wektu akses cendhak sawise CE lan OE diaktifake, data kasedhiya ing PROM DATA (D0) pin sing disambungake menyang pin FPGA DIN.Data anyar kasedhiya wektu akses cendhak sawise saben pinggiran jam munggah.FPGA ngasilake jumlah pulsa jam sing cocog kanggo ngrampungake konfigurasi.Nalika FPGA ing mode Serial Budak, PROM lan FPGA clocked dening jam external.
Nalika FPGA ing Master Pilih mode MAP, FPGA ngasilake jam konfigurasi sing drive PROM.Nalika FPGA ana ing Slave Parallel utawa Slave Select MAP mode, osilator eksternal ngasilake jam konfigurasi sing nyopir PROM lan FPGA.Sawise CE lan OE diaktifake, data kasedhiya ing DATA PROM (D0-D7) pin.Data anyar kasedhiya wektu akses cendhak sawise saben pinggiran jam munggah.Data kasebut dicenthang ing FPGA ing sisih ngisor CCLK.Osilator sing bisa mlaku kanthi bebas bisa digunakake ing mode Slave Parallel utawa Slave Select MAP.
Multiple piranti bisa cascaded kanthi nggunakake output CEO kanggo drive input CE saka piranti ing ngisor iki.Input jam lan output DATA kabeh PROM ing rantai iki saling nyambungake.Kabeh piranti kompatibel lan bisa kaskade karo anggota kulawarga liyane utawa karo XC17V00 siji-wektu programmable serial PROM kulawarga.
